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中芯国际采用Cadence数字工具 为40纳米芯片设计提高功率

时间:2013-09-05 09:17:40  来源:中国企业文化传播网  作者:本网编辑 张超

本网讯 全球设计创先企Cadence设计公司(NASDAQ: CDNS) 与中芯国集成路制造有限公司(中芯国纽约证券交易所:SMI ,香港交所:981),中国内地模最大、技最先的集成路晶代工企,今日共同宣布中芯国已采用Cadence® 数字工具流程,用于其新款SMIC Reference Flow 5.1,一款低功耗设计的完整的RTL-GDSII 数字流程。Cadence流程合了先功能,以帮助客户为40米芯片设计提高功率、性能和面

SMIC新款ReferenceFlow5.1支持Cadence时钟同步化技CCOpt),CadenceEncounter®数字实现的关特征。其认证过示:与传统时钟树综合方案相比,CCOptSMIC40米流程上降低14%的功耗、11%的面、提高4%的性能。

Cadence次化低功耗数字流程,合了最新版本的流行功率格式CPF2.0

Cadence的物理验证PVS),包括中芯国的首个使用CadencePVS的在线40DRC/LVS验证规则文件,以及SMIC首个40米的DummyFill规则文件。

GigaOpt行了RTL-to-GDSII的核心化。

Cadence密合作以确保我双方的客都能充信心地使用最新的Cadence数字工具,从而推中芯国40米制程芯片的制造。中芯国际设计中心深副天申表示:新参考流程的客提供了先的工,提高了如功率、性能和面等关

中芯国ReferenceFlow5.1的客提供了一个如何在最大限度提升芯片量的同,有效地从设计过渡到生的清晰指南。”Cadence总监兼数字和收集裁徐季平博士表示:由于芯片设计固有的复性仍在展,Cadence继续与中芯国合作,提供大的自化工具,助其取得商成功。

(原文链接:中国企业文化传播网——本网联动兄弟媒体http://www.zgqywhcbw.com/zh/kj/2013-09-05/840.html

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